日記帳だ! with Tux on Libserver

今日はUCF制約を書きながら、配線などしてた。

実は配線の工程が一番心配だった。というのも133MHzともなると回路の遅延にずいぶんシビアになるから。

いったいどんなことになるのか、実行してみるまでわからなかった。

実行させてみて、配線の結果を見ると……なんか×マークが出てる。いくつかタイミングのエラーが出ていたようだ。

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ところで論理回路の遅延についてとやかく言ってるのはなぜかご存じですかね。

トランジスタのスイッチのON・OFFの切り替えに時間がかかるので、入力が変わっても出力が変わるまで少し時間がかかるんですね。

さらに複数の信号が同時に変わると、ハザードという現象により、変わってすぐは実際の出力じゃない値が出てくることがある。

そんなわけで、正しい出力が得られるまでにはしばらく時間がかかる。組み合わせ回路だけではこういう問題があるわけだ。

そこで、この出力をフリップフロップ(FF)につないで、クロックにあわせて取り込む。

こうすれば、正しい出力がクロックにあわせて出てくる。こういう順序回路が主になっている。

こうすれば1クロック後には確実な値が得られるわけだ。

ただ、信号が変化してからFFで取り込むまでの時間が、遅延より短いとうまく動かない。

そうならないために、UCFにあるタイミング制約を見ながら、回路の遅延を調整しているようだが、無理だとエラーになる。

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というわけで、どこが問題なのかをPlanAheadを立ち上げて見てみる。

見てみると、オーバーしている時間と変化する入力信号とFFで取り込まれる出力信号の名前が並んでいる。

その詳しい情報を見ると、入力信号の変化するタイミングと出力信号の取り込むタイミングが見える。

見て、気付いた。これはひどいと。

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というのも、MIGってメインクロックの立ち下がりと、そのクロックの位相を90度進めたクロックの立ち上がりにあわせて動いているのだが、

その90度進めたクロックにあわせて動く、データ入出力と周辺の回路のタイミングが問題だった。

module A(input I,output reg O) begin
  reg X,Y;
  always @(posedge CLK_90) begin
    X<=I;
    O<=Y;
  end
end
module B(input O) begin
  reg K;
  always @(posedge CLK_0) begin
    K<=f(O);
  end
end
module C(output reg I) begin
  reg L;
  always @(posedge CLK_0) begin
    I<=L;
  end
end

実際はこんなんではないが、AがMIG、BとCが周辺の回路と考えてほしい。

MIGは入力信号のIをCLK_90にあわせて取り込んで、出力信号のOをCLK_90にあわせて書き出している。

BはOを入力に取って、Oになんかして内部のレジスタYにCLK_0の立ち上がりのときに書き込むとする。

この場合Oが変化してから、Kに取り込まれるまで、3/4クロックの時間がある。

CLK_0が立ち上がってから1/4クロック後にCLK_90が立ち上がるなら、CLK_90の立ち上がりから数えれば3/4クロック後にCLK_0は立ち上がるからね。

なので、わりと余裕があるので、このパターンはわりとうまく動いてた。

問題はCの方、これはCLK_0が立ち上がりにあわせて、出力のIが変わる。

AはCLK_90が立ち上がったらIを取り込むので、なんと1/4クロックの間に出力を取り込む必要がある。

これがかなり厳しかったらしい。最初にエラー出た。

これの解決は入力信号を与える部分をCLK_0の立ち下がりで動くようにした。

これで出力が変わってから取り込むまで3/4クロックの時間をかけることができる。

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こういう1/4クロックでやれという無茶な記述をずいぶんしていたので、そういうところは真っ先になおした。

ただ、それだけではなくならず、今度は1/2クロックでやれというところでエラーが出てきた。

立ち上がりと立ち下がりが混在するとどうしてもシビアになりがちだ。

ただ、MIGの都合もあるので、止む得ない面もある。

なのでFFを追加して、1/2クロック後にとりあえず信号をFF取り込んで、1クロックでやれというようにしたらこのあたりは解決できた。

それで全部解決できたかなと思ったのだが、1クロックでやれというところで少々エラーが出ているので、

このあたりを今度は直したいと思う。つくりが悪かったのよね。

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133MHzの回路の設計は難しいわ。50MHzのときは全くエラーは出なかったのにね。

MIG周りの回路が完成したら、今度は画像処理のコアの回路を作る予定なのだが、

この部分は50MHzで動作させようと思った。その方がよっぽどいいだろう。

多分MIGの設計をした人もいろいろ苦労したんだろうな。MIGの作りってけっこう複雑なんだけど、速く動かすことを考えて設計したんだろうな。

おかげでMIG自体の配線では全くエラーが出ていない。さすがだな。

ここでMIGのエラーが出たらどうしようとおもったが、その心配はなかったようだ。

今日も放課後に研究をしていた。

一応回路ができたので、論理合成してたらなんかエラー出るから調べてたらMIGの使い方を間違えていたというな。

またそのことは今度まとめて書こうと思うけど、驚いた。

それはそうとして、今日はFIFOの話。

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この前、FIFOの使い方について書いた。(参考記事 : FPGAの中に行列を作るFIFO)

ある回路とある回路の間でタイミングを調整する時に使われるわけだ。

というわけで、色補間回路とDDR2 SDRAMを制御するMIGの間、MIGとVGA出力回路の間でFIFOを使いたいなと思った。

とはいえ、MIGは133MHz、他の回路は50MHzで動いているので果たしてどうやってタイミングを調整すればいいのか。

その答えはFIFO Generatorにあった。

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FIFO GeneratorではFIFOの種類が選べるのだが、

まず1つ選ぶべき事は使うメモリの種類で、Block RAMを使うか、Distributed RAMを使うか。

今回作るFIFOは大きいからBlock RAMを使うけど、むちゃくちゃ小さいならDistrubuted RAMもいいかもしれん。

ちなみに、研究で使ってるFPGAのBlock RAMは16kbits、これだと16bit×1024のFIFOまでは大丈夫なようだ。

それ以上になるとBlock RAMを2つ以上使うようになるので、この範囲でなんとか抑えたいもの。

そしてもう1つ選ぶことがある。それはCommon ClockかIndependent Clockか、なんと読み書きで別のクロックを使うことができるんですね。

これで書き込むのは色補間回路の動作している50MHzのクロックで、読み込むのはMIGの動作している133MHzのクロックでということができる。

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それでどうするか考えていたのだが、もう1つ問題が出てきた。

色補完した結果は12bitで出てきて、16bitずつDDR2 SDRAMに書き込もうと思った。

4bitは無駄になるが、メモリのデータ幅は16bitだから。

ところがDDR2 SDRAMは立ち上がりと立ち下がりで1回ずつ転送するから、MIGへは1クロックごとに2回分まとめて送る必要がある。

なので、32bitずつ取り出す必要があるわけだ。

さて、どうしようかと思った。FIFOのデータ幅を32bitにして、書き込む時に2回分ためて書き込もうと思ったが、そんな工夫は不要だった。

FIFO Generatorを見てたら、Write WidthとRead Widthというのがあった。なんと読み込みと書き込みでデータ幅を変えることができる。

だから、Write Widthを16bitにして、Read Widthを32bitにすれば、このようなことは簡単に実現できるわけだ。

逆にすれば、これはMIGから取り出したデータをVGA出力に受け渡す時に使える。

いやはや便利なもんだ。

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こんなIPコアが無償で提供されているのは便利ですね。まぁ有償だったら自作してただろうけど。

Block Memory GeneratorでBlock RAMを呼び出して、自分でメモリを操作してFIFOを作ることもできますからね。

いやはや、便利だな。

こんな風に既にある物でやりたいことができるならいいですね。

できないならば、あるものを組み合わせたり、自作したりする必要がありますけどね。

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さて、論理合成はできたようだが、果たしてうまく配線できるかねぇ。

その前にUCF制約をちゃんと整えないと。

今日は午後から授業がないので、MIG周りの回路を設計していた。

とりあえず今日は書き込みの回路を書き終わった。シミュレーションしないとちゃんと動くか分からん。

あと、シミュレーションでは良くても実機では上手く動かない可能性もあるし厄介。

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ところでVerilogではポートにはinput,output,inoutの3種類がある。

inputは入力ポート、outputは出力ポートなのはすぐわかるが、inoutってなんじゃとなる。

inoutは入力にも出力にもなるポートですね。

どうやって入力と出力を兼ねるのか、使い方が気になるポートだが、ちゃんとうまい使い方がある。

module A(inout [7:0] X,input X_OUT_EN)
  reg [7:0] X_OUT;
  assign X= X_OUT_EN ? X_OUT : 8'hzz;
  //(略)
endmodule

ポートに信号を出力するというのは、ポートの電圧をHかLにすることだが、両方から同時に出力するとショートしたりしてまともに動かない。

そこで片方が出力している時はもう片方はHにもLにもしない状態にする必要がある。

その状態こそがハイインピーダンスですね。Verilogではzで表す。

というわけで出力するときだけ、X_OUTの値を出力し、それ以外の時はハイインピーダンスにしておく。

ハイインピーダンスにしておけば、接続先の出力信号を読むことができる。読む時はそのまま読めばOKです。

今回inoutは直接は使わないのだが、DDR2 SDRAMのデータ端子はinoutでしたね。MIGがこのへんうまいことやってくれてるはず。

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同じことは接続された複数のモジュールのいずれかから出力する時にも言える。

module B(output [7:0] DOUT,input EN)
  reg [7:0] DOUT_REG;
  assign DOUT= EN==1 ? DOUT : 8'hzz;
endmodule
module C
  wire [7:0] DOUT;
  reg [3:0] EN;
  B b1(DOUT,EN[0]);
  B b2(DOUT,EN[1]);
  B b3(DOUT,EN[2]);
  B b4(DOUT,EN[3]);
endmodule

4つのBのDOUTを全部同じDOUTに接続しているので、いずれかのBからしかDOUTに出力することができない。

そこでBでは出力するべきときだけDOUTから出力してそれ以外の時はハイインピーダンスしておけばいいと。

こういうときにもハイインピーダンスは役に立つ。

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このハイインピーダンスというやつ、コンピュータの中でも大活躍している。

コンピュータのバスというのは、出力する時だけ出力して、それ以外の時はハイインピーダンスにすることで、1本の線を複数のモジュールの出力で共有できている。

もしこれがなければ、メモリからの出力用、CPUからの出力用など出力するところごとに用意する必要がある。

さらにハイインピーダンスがなければ入力と出力を共用できない。すなわちメモリはデータ入力端子とデータ出力端子を別々に用意する必要が出てくると。

実にハイインピーダンスがなければ不便なわけですわ。

ということを、以前のコンピュータ応用工学の授業でやった。

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実際にどうやってハイインピーダンスを実現するのかという話だが、スリーステートバッファを使う。

スリーステートというのはHとLとハイインピーダンスという意味ですね。

入力信号とハイインピーダンスにするかの信号線をつないで、それに応じてハイインピーダンスか入力信号と同じ値を出力するかするバッファですね

Verilogでさっきのように書いて、論理合成して配線すると、出力をスリーステートバッファにつないでくれるんだと思いますよ。

あまりそんなことは気にせず書いているけど、実際にはそうなるはずです。